功能发布| 亚科鸿禹发布面向硬件辅助验证的高效并行逻辑综合解决方案--hsSynth！
功能发布 2022/08/19
2022年08月19日，硬件辅助验证（FPGA原型验证和硬件仿真加速器）资深供应商亚科鸿禹向全球数字芯片设计客户正式发布面向其硬件辅助验证平台的高效并行逻辑综合解决方案--hsSynth！直击大规模数字设计验证过程中“综合时间长、代码迭代频率高”的应用难题，实现综合流程的多倍提速，并针对原型验证和硬件仿真加速不同验证阶段对综合结果的不同侧重，提供对应的综合策略从而更好地提高验证效率。
随着多种图像处理器、人工智能加速算法、大数据采集、多处理器等前沿应用方向的发展，各种GPU、TPU、XPU等大逻辑量的IP被集成至单颗芯片内，SoC/ASIC的设计规模指数级增长，随之带来仿真验证数据处理量的指数级膨胀。
在大规模设计的验证过程中，将整个设计完整的进行FPGA的综合将消耗大量时间，工程师们将在等待综合编译及设计迭代再编译方面浪费大量时间。
hsSynth打破对大规模设计进行完整综合的执行惯性，对用户RTL级设计进行模块级拆分定义，采用多模块同步并行的执行模式，实现综合流程的多倍提速。对于设计中的多次迭代，使用hsSynth仅需对迭代的子模块进行重新综合，极大加速迭代综合流程。
同时针对原型验证和硬件仿真加速不用验证阶段对综合结果的不同侧重，hsSynth为FPGA原型验证提供“Top-down”的综合模式，以获得最高的运行速度及对 FPGA 最大的利用效率；为硬件仿真加速器提供“Bottom-up”综合模式，以获得代码调试所需要的与源代码最大的一致性和调试可视性。
核心价值
对大规模设计进行RTL级分割并执行模块并行综合，实现综合流程的多倍提速；
设计迭代仅需重新综合修改的子模块，极大缩短迭代综合进程；
针对原型验证和硬件仿真加速不同验证阶段提供对应的综合策略，显著提升验证效率。
FPGA原型验证系统和硬件仿真加速器是为“加速”而生的两大仿真验证工具，有力推动功能验证和驱动及软件的协同开发进程。亚科鸿禹立足十余年市场服务经验，致力于数字设计功能验证工程实现全流程工具的提质增效。hsSynth对综合流程的多倍提速将在大规模设计验证过程中发挥关键作用，帮助更多前沿领域用户加速产品上市。
白建东 亚科鸿禹市场总监
版本发布
hsSynth当前版本适用于亚科鸿禹VeriTiger系列原型验证平台中的V19P、E4000T、K115、V9P、V13P和Semu硬件仿真加速器，同时亚科鸿禹对正在使用其硬件辅助验证平台的老客户提供免费功能上线和版本升级服务，请联系亚科鸿禹销售和技术支持团队，获取hsSynth功能详细技术信息及上线对接：hypersilicon@hypersilicon.com
