战略合作：亚科鸿禹携手BluePearl，提供数字设计代码实时分析和功能检查EDA工具！
2022年03月25日，亚科鸿禹与数字芯片设计RTL级智能检查EDA工具前沿供应商--Blue Pearl Software, Inc 正式签署战略合作协议，代理销售其在ASIC/FPGA/IP设计代码输入阶段的实时分析和功能检查的EDA工具套件--Visual Verification™ Suite！
Visual Verification™ Suite由HDL Creator™, Analyze RTL™, Clock Domain Crossing (CDC), Management Dashboard, Automatic SDC Generation, Advanced Clock Environment (ACE) 六个工具组成，主要功能是提供智能化源代码编辑器，在代码编辑的同时提供实时的代码分析、时钟分析、亚稳态管理等功能，并生成图形化报告，简化ASIC/FPGA/IP设计验证过程，从代码输入阶段便开始提升设计结果质量。
套件工具简介
HDL Creator™
智能化源代码编辑器，在HDL代码开发期间提供实时语法和样式检查，简化代码开发，避免常见的编码错误。
Analyze RTL™
在代码开发阶段对RTL进行全面的检查分析，具有行业最快的bug发现和修复速度，提高设计的整体质量。
Clock Domain Crossing (CDC)
提供时钟域交叉设计问题分析和调试能力，提供完整的时钟域分析，高级时钟环境和全套的调试工具。
Management Dashboard
提供RTL验证进度的实时可见性，并提供图形化的项目报告。在RTL分析和时钟域交叉分析报告中重点标注覆盖范围、错误、警告、豁免等结果信息。
Automatic SDC
SDC自动生成，可以在设计更改后自动生成伪路径约束，让综合工具只在必要的路径上工作，避免浪费运行时间和系统内存，提供更好的设计结果。
Advanced Clock Environment (ACE)
高级时钟环境，提供可视化的时钟树和异步时钟域交叉显示，帮助用户分析时钟域交叉亚稳态设计，旨在解决迭代过程中对时钟域交叉重置反应延时所带来的问题。
Blue Pearl 简介
Blue Pearl Software, Inc 成立于2004年，总部位于美国加州圣塔克拉拉市，是领先的RTL分析、调试、CDC分析、SDC生成EDA工具及解决方案供应商，工具广泛应用于ASIC/FPGA/IP设计的各个细分领域，2016年最佳EDA工具评选中排名第二，为下一代数字芯片设计方法提供卓越的核心工具支持。
打造更智能的设计与验证EDA工具链
亚科鸿禹深耕数字芯片设计硬件辅助验证十余年，致力于研发突破自身FPGA原型验证和硬件仿真加速器产品体系验证流程的智能化、一键化，同时积极整合行业资源，打造更智能更高效的功能验证工具链。Visual Verification™ Suite将与亚科鸿禹成熟的硬件辅助验证工具互相补充，为开发者提供从代码输入到功能验证高度衔接的检查验证体系，助力更高品质、更高效率的新一代数字设计。
*欢迎联系亚科鸿禹销售与技术支持团队，获取Visual Verification™ Suite详细参数和定制化的设计验证方案：hypersilicon@hypersilicon.com
