DCD--DQ80251
DCD--The DSHA2-256, a universal solution which accelerates SHA2-256 hash with HMAC mode
Blue Pearl软件（Blue Pearl Software）公司的高级时钟环境(Advanced Clock Environment，ACE) 工具，提供了在RTL设计中可视化时钟和跨时钟域交叉的能力，来帮助开发人员有效分析设计中的亚稳态问题。高级时钟环境(ACE)工具解决了设计人员所经历的迭代和反应式CDC设置问题。ACE工具是在运行CDC分析之前使用的。使用ACE，开发人员可以清楚地看到时钟是否不在预期的域中，并在深入的CDC分析之前进行修正。Blue Pearl软件（Blue Pearl Software）公司的高级时钟环境（ACE）工具用图形化的方式表达出时钟之间的数据路径，并且可以为将时钟分组到合适的时钟域提出合理化建议。使用ACE工具，开发者可以识别时钟，以便更好地了解在设计中时钟是如何与同步器相互作用的，这样，用户可以快速识别哪些不正确的同步器或时钟域分组导致了CDC亚稳态。Blue Pearl软件（Blue Pearl Software）公司的高级时钟环境（ACE）工具用图形化的方式表达出时钟之间的数据路径，并且可以为将时钟分组到合适的时钟域提出合理化建议。使用ACE工具，开发者可以识别时钟，以便更好地了解在设计中时钟是如何与同步器相互作用的，这样，用户可以快速识别哪些不正确的同步器或时钟域分组导致了CDC亚稳态。使用ACE工具，开发者可以评估时钟域定义；计算SDC时钟约束；生成图形化的时钟和时钟域分析报告；验证时钟分组建议；生成CDC分析（CDC analysis）工具使用的SDC模板。
ASIC and FPGA有许多伪路径（false paths）和多周期路径（multi-cycle paths），综合工具会试图优化他们来实现时序目标。这些路径会使得关键路径（critical paths）错过时钟，浪费系统运行时间和内存，添加路径约束可以让综合器仅综合关键路径从而提升设计质量。Blue Pearl软件（Blue Pearl Software）公司提供一种自动生成伪路径（false path）约束的方法，并且能够在设计更改后自动生成新的约束。在一个典型的设计中，可能会有大量的伪路径（false paths）和多周期路径（multi-cycle paths），将这些伪路径和多周期路径全部进行综合或布局布线对于综合实现工具来说将消耗大量的时间和成本。Blue Pearl软件（Blue Pearl Software）公司的智能化SDC生成器（SDC generation）可以限制生成异常的数量、读取关键路径信息、接受多种格式。Blue Pearl软件（Blue Pearl Software）公司SDC生成器（SDC generation）的两个核心价值，一个是加速时序闭合（Timing Closure），SDC生成器会自动找出时钟异常，这些就是伪路径（false paths）和多周期路径（multi-cycle paths），并且阻止这些被传递给综合实现工具；提供最大扇出（fan out）检查、if-then-else深度和最长路径能力也是加速时序闭合的有效方法。另一个重要价值是发现核心异常，设计中往往存在很多综合实现工具不需要使用的伪路径（false paths），这些伪路径（false paths）被传递给综合实现工具后将耗费大量的时间、内存和成本，或者占用运行约束的数量，SDC生成器具有从静态时序分析工具识别关键路径时序报告的能力，识别生成错误路径的设计选择区域。
使用Blue Pearl软件（Blue Pearl Software）公司可视化验证套件（Visual Verification Suite）中的管理仪表盘（Management Dashboard）工具可以提高RTL设计的高可靠性。管理仪表盘（Management Dashboard）工具提供实时可见的ASIC、FPGA和IP的RTL设计规则检查（RTL lint）和CDC检查（CDC analysis），以更好的推进研发进度、降低开发风险，提高设计整体质量。Management Dashboard（管理仪表板）是Visual Verification Suite（可视化验证套件）中的一个独立功能，它提供RTL验证（RTL lint）进度的实时可见性，提供图形化的工程报告，并且可以根据出文档或者设计复盘等不同需求定制图形化报告的内容，不管是RTL分析（RTL lint）报告还是跨时钟域（CDC）解决方案报告，Management Dashboard（管理仪表板）的图形化报告都会对其中的覆盖范围、错误、警告和一些可忽略的规则进行高亮标注。项目经理或开发工程师可以自行选择对哪些内容做省略、哪些内容重点显示、哪些内容做高亮标注，这样他们可以快速的得到自己目标位置的RTL分析（RTL lint）报告。Management Dashboard（管理仪表板）即支持交互式运行，也支持批量处理运行，对于从事多个ASIC设计或FPGA系统设计的个人和设计团队非常有帮助。Microsoft Office工具可以轻松的从Management Dashboard（管理仪表板）中导出图形报告，导出的报告可以便捷的摘取到文档或者设计复盘文件中，这项优势使得Management Dashboard（管理仪表板）项目更新或设计复盘的理想选择。Management Dashboard（管理仪表板）中的图形信息可以轻松导出到 Microsoft Office工具中，以便存放在相关文件和标准报告中，使其成为设计更新或者检视项目代码的理想选择。
现代ASIC、SoC和FPGA动辄数百万门、数千万门、数亿门的设计规模，系统都由内存DDR、收发器、第三方IP和处理器核心等组成。为了使数据从一个异步时钟域正确地传输到另一个时钟域，需要有一个同步器（synchronizer）来可靠地捕获数据并避免亚稳态（metastability）。Blue Pearl的时钟域交叉分析（Clock Domain Crossing Analysis，CDC Analysis）解决方案提供了一套完整的CDC（Clock Domain Crossing）分析、一套ACE方案解决迭代和反应式CDC设置问题，以及一套全面的调试工具，为ASIC和FPGA设计提供高效有力的时钟域交叉(CDC)问题分析的能力，包括通过发现不合适的同步器或时钟域分组来减少亚稳态；标识CDC同步类型；具有使用IP块建模的能力来减少复杂性和调节缺乏可用模型等问题；提供分析报告和原理图，以理解和调试CDC同步；能够识别时钟和FPGA时钟发生器，实现高效快捷部署；CDC功能被集成在Analyze RTL™工具中，可以在Analyze RTL™工具中灵活选用。Blue Pearl的时钟域交叉分析（CDC Analysis）解决方案的操作设置也非常的简单便捷，可以轻松实现自动的时钟和复位识别、时钟域信息的SDC输入、识别FPGA时钟发生器模块来传播时钟、理解高级时钟交互图。
现代ASIC、SoC和FPGA动辄数百万门、数千万门、数亿门的设计规模，系统都由内存DDR、收发器、第三方IP和处理器核心等组成。RTL代码设计问题在仿真验证过程中非常耗时且难以调试。为了减少验证和调试时间，设计工程师需要有效的工具在做相关验证和综合之前快速识别问题。
Blue Pearl软件（Blue Pearl Software）公司RTL分析器（Analyze RTL™）提供强有力的RTL分析（RTL lint）和调试（debug）能力、FSM分析、高速设计的RTL检查等实时检查、修复功能，快速识别设计问题，加速RTL验证和调试，是业界错误发现和修复率最高的工具，可以快速识别关键的设计问题，预先发现并修复问题，简化软件仿真和综合的过程，提高设计的整体质量。
RTL分析器（Analyze RTL™）在Blue Pearl软件（Blue Pearl Software）公司可视化验证环境（Visual Verification Environment）中使用，可利用环境中的智能化排序和信息过滤等功能实现快速调试，可视化验证环境（Visual Verification Environment）的主要特征有低噪声、根据设计风格进行定制化检查、建议设置，和豁免迁移等。
Blue Pearl软件（Blue Pearl Software）公司的RTL分析器（Analyze RTL™）将应用方法学和具有形式验证能量的super-lint工具的巨量分析充分的融合到了一个高性能、高验证容量的解决方案中。使用Blue Pearl软件（Blue Pearl Software）公司的验证工具，开发者可以获得强大的内置检查和形式分析的独特组合，为您提供最全面和强大的静态设计检查功能。
SmartDV--DFI SYNTHESIZABLE Transactor
SmartDV--MISC MEMORY SYNTHESIZABLE Transactor
SmartDV--DIMM MEMORY SYNTHESIZABLE Transactor
定制方案 销售咨询：hypersilicon@hypersilicon.com
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