RedHawk是Ansys半导体事业部开发的SoC芯片电源完整性及可靠性分析平台。RedHawk可以实现高精度的静态和动态电源噪声分析，电源网络和信号线电迁移分析(SEM)，低功耗设计的相关分析(ALP)，静电防护分析(PathFinder)，自动修复优化(FAO)，定位电源完整性问题(RHE)，芯片-封装协同分析(CPA)，为系统级分析提供芯片级功耗模型(CPM)以及3D-IC的功耗分析建模和仿真等功能。针对以上所有应用设计者均可在同一的RedHawk平台下操作实现。Ansys RedHawk能够满足最先进工艺技术的要求，支持深亚微米工艺及16nm以下FinFET工艺的电路抽取和电迁移建模。RedHawk的仿真精度高达皮秒级，具有经过产品测试验证的高精度分析能力，并内嵌强大的处理引繁，能够准确地分析超过数十亿门的芯片设计。 RedHawk支持芯片-封装协同分析，使得芯片级的分析更加准确。RedHawk支持基干矢量(Vector)和无矢量(Vectorless)的多模式分析方式，极大提高了动态分析的精度和覆盖率。RedHawk可应用于前期电源地网络规划，设计过程中的分析调试以及到流片签核的各个阶段。RedHawk平台可以应用干多种电子产品领域的芯片分析，例如:中央处理器(CPU)、图形处理芯片(GPU)、网络应用芯片(Network Chip)、专用集成电路(ASIC)、专用标准产品(ASSP)、无线芯片(Wireless)、数字信号处理芯片(DSP)以及混合集成的SoC芯片进行功耗、噪声以及可靠性的系统分析。目前，世界Top20的芯片设计公司均有采用RedHawk进行电源完整性及可靠性分析，已成功帮助客户实现了上万次不同工艺下芯片的流片。
ic-studio是上海逸集晟网络科技有限创新研发的在线SoC集成平台的核心工具，支持利用简单表格完成系统顶层模块的定制，独创业界创新的操作实现模块集成互联，支持基于设计文件一键自动生成RTL代码，自动生成复杂总线，自动生成寄存器传输文档、驱动头部文档、树状图、架构图等工程文件，自动生成时钟约束文件、软件驱动等，帮助用户快捷构建和重构SoC 设计、优化层次结构。ic-studio提供基于bundle的快速连线和连线合法性检查，端口隐含属性支持集成设计约束；ic-studio是运行于浏览器上的在线SoC集成工具，注册登录即可使用，无需复杂的下载安装及环境配置过程；ic-studio是图形化的在线SoC集成平台，通过图形化配置自动生成直观可视的集成flow，同时支持自动生成图形、图表文件，有利于项目的不同阶段进行无缝的工程衔接及设计新旧版本的延续复用与管理维护，同时拥有自动化的版本控制和跟踪维护能力，能够提供完善的设计检查报告；ic-studio支持多人并行开发，便于开发团队协同推进设计项目。现代SoC设计动辄数百万门、数千万门、数亿门的设计规模，系统通常由内存DDR、收发器、多种第三方IP和处理器核心等组成，系统集成工作面临巨大挑战，ic-studio让设计团队从设计之初便为集成工作梳理好了明确的框架和准备，自动生成系统控制模块、系统总线、各类工程文件、模块移动自动优化布局布线等智能化功能，为中大规模设计的集成带来极大便利。
纳能微电子--高速模拟/混合芯片设计IP
intoPix--NEW configurations for FPGA & ASIC
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Bluespec--RISC-V for FPGA
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DCD--The DSHA2-256, a universal solution which accelerates SHA2-256 hash with HMAC mode
Blue Pearl软件（Blue Pearl Software）公司的高级时钟环境(Advanced Clock Environment，ACE) 工具，提供了在RTL设计中可视化时钟和跨时钟域交叉的能力，来帮助开发人员有效分析设计中的亚稳态问题。高级时钟环境(ACE)工具解决了设计人员所经历的迭代和反应式CDC设置问题。ACE工具是在运行CDC分析之前使用的。使用ACE，开发人员可以清楚地看到时钟是否不在预期的域中，并在深入的CDC分析之前进行修正。Blue Pearl软件（Blue Pearl Software）公司的高级时钟环境（ACE）工具用图形化的方式表达出时钟之间的数据路径，并且可以为将时钟分组到合适的时钟域提出合理化建议。使用ACE工具，开发者可以识别时钟，以便更好地了解在设计中时钟是如何与同步器相互作用的，这样，用户可以快速识别哪些不正确的同步器或时钟域分组导致了CDC亚稳态。Blue Pearl软件（Blue Pearl Software）公司的高级时钟环境（ACE）工具用图形化的方式表达出时钟之间的数据路径，并且可以为将时钟分组到合适的时钟域提出合理化建议。使用ACE工具，开发者可以识别时钟，以便更好地了解在设计中时钟是如何与同步器相互作用的，这样，用户可以快速识别哪些不正确的同步器或时钟域分组导致了CDC亚稳态。使用ACE工具，开发者可以评估时钟域定义；计算SDC时钟约束；生成图形化的时钟和时钟域分析报告；验证时钟分组建议；生成CDC分析（CDC analysis）工具使用的SDC模板。
ASIC and FPGA有许多伪路径（false paths）和多周期路径（multi-cycle paths），综合工具会试图优化他们来实现时序目标。这些路径会使得关键路径（critical paths）错过时钟，浪费系统运行时间和内存，添加路径约束可以让综合器仅综合关键路径从而提升设计质量。Blue Pearl软件（Blue Pearl Software）公司提供一种自动生成伪路径（false path）约束的方法，并且能够在设计更改后自动生成新的约束。在一个典型的设计中，可能会有大量的伪路径（false paths）和多周期路径（multi-cycle paths），将这些伪路径和多周期路径全部进行综合或布局布线对于综合实现工具来说将消耗大量的时间和成本。Blue Pearl软件（Blue Pearl Software）公司的智能化SDC生成器（SDC generation）可以限制生成异常的数量、读取关键路径信息、接受多种格式。Blue Pearl软件（Blue Pearl Software）公司SDC生成器（SDC generation）的两个核心价值，一个是加速时序闭合（Timing Closure），SDC生成器会自动找出时钟异常，这些就是伪路径（false paths）和多周期路径（multi-cycle paths），并且阻止这些被传递给综合实现工具；提供最大扇出（fan out）检查、if-then-else深度和最长路径能力也是加速时序闭合的有效方法。另一个重要价值是发现核心异常，设计中往往存在很多综合实现工具不需要使用的伪路径（false paths），这些伪路径（false paths）被传递给综合实现工具后将耗费大量的时间、内存和成本，或者占用运行约束的数量，SDC生成器具有从静态时序分析工具识别关键路径时序报告的能力，识别生成错误路径的设计选择区域。
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